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    Theoretical analysis for low-power test decompression using test-slice duplication
    Mu, Szu-Pang ; Chao, Mango C. T.
    In: 2010 28th VLSI Test Symposium (VTS), 2010-04-01, S. 147-152
    Online Konferenz
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    CSER: BISER-based concurrent soft-error resilience
    Wang, Laung-Terng ; Touba, Nur A. ; et al.
    In: 2010 28th VLSI Test Symposium (VTS), 2010-04-01, S. 153-158
    Online Konferenz
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    Wie komme ich dran?
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    An Efficient Scan Chain Diagnosis Method Using a New Symbolic Simulation
    Chun, Sunghoon ; Kim, Taejin ; et al.
    In: 26th IEEE VLSI Test Symposium (vts 2008), 2008-04-01, S. 73
    Online Konferenz
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    Scan-Chain Reordering for Minimizing Scan-Shift Power Based on Non-Specified Test Cubes
    Wu, Yu-Ze ; Chao, Mango C. T.
    In: 26th IEEE VLSI Test Symposium (vts 2008), 2008-04-01, S. 147
    Online Konferenz
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    QBIST: Quantum Built-in Self-Test for any Boolean Circuit
    Chou, Yao-Hsin ; Kuo, Sy-Yen ; et al.
    In: 26th IEEE VLSI Test Symposium (vts 2008), 2008-04-01, S. 261
    Online Konferenz
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    Adaptive test delivers wide range of sophisticated test solutions
    Arnold, Keith
    In: 2010 28th VLSI Test Symposium (VTS), 2010-04-01, S. 125-125
    Online Konferenz
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    Design, analysis, and test of low-power and reliable flexible electronics
    Cheng, Kwang-Ting ; Huang, Tsung-Ching
    In: 2010 28th VLSI Test Symposium (VTS), 2010-04-01, S. 82-82
    Online Konferenz
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    On test data volume reduction for multiple scan chain designs
    Reddy, S.M. ; Miyase, K. ; et al.
    In: Proceedings 20th IEEE VLSI Test Symposium (VTS 2002), 2002, S. 103-108
    Online Konferenz
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    Test vector modification for power reduction during scan testing
    Kajihara, S. ; Ishida, K. ; et al.
    In: Proceedings 20th IEEE VLSI Test Symposium (VTS 2002), 2002, S. 160-165
    Online Konferenz
    Zugriff:
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    Socillator test: a delay test scheme for embedded ICs in the boundary-scan environment
    Tek Jau Tan ; Chung Len Lee
    In: Proceedings 19th IEEE VLSI Test Symposium. VTS 2001, 2001, S. 158-162
    Online Konferenz
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    Efficient Scheduling of Path Delay Tests for Latch-Based Circuits
    Chung, Kun Young ; Gupta, Sandeep K.
    In: 2009 27th IEEE VLSI Test Symposium, 2009-05-01, S. 103
    Online Konferenz
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  12. Detailansicht für Treffer 12 öffnen
    Predictive Test Technique for Diagnosis of RF CMOS Receivers
    Suenaga, K. ; Bota, S. ; et al.
    In: 2009 27th IEEE VLSI Test Symposium, 2009-05-01, S. 129
    Online Konferenz
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    BIST pretest of ICs: risks and benefits
    Nakamura, Y. ; Savir, J. ; et al.
    In: 24th IEEE VLSI Test Symposium, 2006, S. 1
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    Improved handling of false and multicycle paths in ATPG
    Vorisek, V. ; Swanson, B. ; et al.
    In: 24th IEEE VLSI Test Symposium, 2006, S. 1
    Online Konferenz
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  15. Detailansicht für Treffer 15 öffnen
    Investigating the efficiency of integrator-based capacitor array testing techniques
    Durbha, S.R. ; Laknaur, A. ; et al.
    In: 24th IEEE VLSI Test Symposium, 2006, S. 1
    Online Konferenz
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  16. Detailansicht für Treffer 16 öffnen
    SCT: an approach for testing and configuring nanoscale devices
    Rad, R.M.P. ; Tehranipoor, M.
    In: 24th IEEE VLSI Test Symposium, 2006, S. 1
    Online Konferenz
    Zugriff:
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